Id-dar > Wirja > Il-kontenut

Arja arkitettura programmabbli mill-grawnd

Mar 11, 2019

Blokki loġiċi

Eżempju ta 'illustrazzjoni simplifikata ta' ċellola loġika (LUT - Tabella ta 'Lookup, FA - Aġent li jżid il-sħiħ, DFF - Flip-flop tat-tip D)

L-iktar arkitettura komuni tal-FPGA tikkonsisti minn firxa ta 'blokki loġiċi, [nota 1] pads I / O, u kanali tar-rotta. Ġeneralment, il-kanali kollha tar-rotta għandhom l-istess wisa '(numru ta' wajers). Pads multipli I / O jistgħu joqogħdu fl-għoli ta 'ringiela waħda jew il-wisa' ta 'kolonna waħda fil-matriċi.


Ċirkwit tal-applikazzjoni jrid jiġi mmappjat f'FPGA b'riżorsi adegwati. Filwaqt li n-numru ta 'CLBs / LABs u I / Os meħtieġa huwa faċilment iddeterminat mid-disinn, in-numru ta' linji ta 'rotta meħtieġa jista' jvarja konsiderevolment anke fost disinji bl-istess ammont ta 'loġika.


Pereżempju, swiċċ tal-binarji jeħtieġ routing ħafna iktar minn firxa sistolika bl-istess għadd ta 'bieb. Peress li rotot ta 'rotta mhux użati jżidu l-ispiża (u jnaqqsu l-prestazzjoni) tal-parti mingħajr ma jipprovdu l-ebda benefiċċju, il-manifatturi tal-FPGA jippruvaw jipprovdu linji biżżejjed biżżejjed sabiex il-biċċa l-kbira tad-disinni li jaqblu f'termini ta' tabelli ta 'tfittxija (LUTs) u I / Os jistgħu jkunu Mogħdija. Dan huwa ddeterminat minn stimi bħal dawk derivati mir-regola ta 'Rent jew minn esperimenti ma' disinji eżistenti. Mill-2018, qed jiġu żviluppati arkitetturi tan-netwerk-on-chip għar-rotot u l-interkonnessjoni.


Ġeneralment, blokka tal-loġika tikkonsisti fi ftit ċelloli loġiċi (imsejħa ALM, LE, porzjon eċċ.). Ċellola tipika tikkonsisti minn LUT ta ’4 input [qafas ta’ żmien?], Aġent li jżid is-sħiħ (FA) u flip-flop-tat-tip D, kif muri hawn fuq. Il-LUTs f'din il-figura huma maqsuma f'żewġ LUTs bi tliet inputs. Fil-modalità normali dawk huma kkombinati f'LUT ta '4-input permezz tal-multiplexer tax-xellug (mux). Fil-mod aritmetiku, l-outputs tagħhom jiġu mitmugħa lill-aġent li jżid. L-għażla tal-modalità hija pprogrammata fin-nofs MUX. L-output jista 'jkun jew sinkroniku jew asinkroniku, skond l-ipprogrammar tal-mux fuq il-lemin, fl-eżempju tal-figura. Fil-prattika, l-aġent li jżid kollu jew partijiet minnu huma maħżuna bħala funzjonijiet fil-LUTs sabiex jiġi ffrankat l-ispazju.


Blokok ibsin

Familji moderni ta 'FPGA jespandu fuq il-kapaċitajiet ta' hawn fuq biex jinkludu funzjonalità ta 'livell ogħla ffissat fis-silikon. Jekk dawn il-funzjonijiet komuni jkunu inkorporati fiċ-ċirkwit inaqqas l-erja meħtieġa u jagħti lil dawk il-funzjonijiet aktar veloċità meta mqabbla mal-bini tagħhom minn primitives loġiċi. Eżempji ta 'dawn jinkludu multiplikaturi, blokki DSP ġeneriċi, proċessuri inkorporati, loġika ta' veloċità għolja I / O u memorji integrati.


FPGAs ta 'livell ogħla jista' jkun fihom transċevituri ta 'veloċità għolja multi-gigabit u qlub IP iebsa bħalma huma l-qlub tal-proċessur, Ethernet unitajiet ta' kontroll ta 'aċċess medju, kontrolluri PCI / PCI Express, u kontrolluri tal-memorja esterna. Dawn il-kampjuni jeżistu flimkien mad-drapp programmabbli, iżda huma mibnija minn transisters minflok LUTs għalhekk għandhom prestazzjoni fil-livell ASIC u konsum tal-enerġija mingħajr ma jikkunsmaw ammont sinifikanti ta 'riżorsi tad-drapp, u jħallu aktar mid-drapp ħieles għal-loġika speċifika għall-applikazzjoni. It-transcieżers multi-gigabit fihom ukoll ċirkwiti ta 'dħul u ħruġ Analog ta' prestazzjoni għolja flimkien ma 'serjalizzaturi u deserializers ta' veloċità għolja, komponenti li ma jistgħux jinbnew minn LUTs. Funzjonalità tas-saff ta 'PHY [definizzjoni meħtieġa] ta' livell ogħla bħall-kodifikazzjoni tal-linja tista 'jew ma tistax tiġi implimentata flimkien mas-serjalizzaturi u d-deserializers fil-loġika iebsa, skond il-FPGA.


Arloġġ

Il-parti l-kbira taċ-ċirkwiti mibnija ġewwa FPGA huma ċirkwiti sinkroniċi li jeħtieġu sinjal tal-arloġġ. L-FPGAs fihom netwerks iddedikati ta 'rotot globali u reġjonali għall-arloġġ u l-issettjar mill-ġdid sabiex ikunu jistgħu jiġu kkunsinnati b'piż minimu. Ukoll, l-FPGAs ġeneralment fihom linja ta 'ċirkwit Analog-lock-phase u / jew komponenti ta' linja msakkra għad-dewmien biex jiġu sintetizzati frekwenzi tal-arloġġ ġodda kif ukoll jittaffa t-titter. Disinni kumplessi jistgħu jużaw arloġġi multipli b'relazzjoni ta 'frekwenza u fażi differenti, kull waħda tifforma dominji tal-arloġġ separati. Dawn is-sinjali tal-arloġġ jistgħu jiġu ġġenerati lokalment minn oxxillatur jew jistgħu jiġu rkuprati minn fluss ta 'dejta serjali ta' veloċità għolja. Għandha tingħata attenzjoni meta tinbena ċirkwit tal-qsim tad-dominju tal-arloġġ biex tiġi evitata l-metastabilità. Il-FPGAs ġeneralment fihom RAMs ta 'blokki li huma kapaċi jaħdmu bħala RAMs b'żewġ portijiet bi arloġġi differenti, li jgħinu fil-kostruzzjoni ta' FIFOs tal-bini u bafers ta 'portijiet doppji li jgħaqqdu dominji tal-arloġġ differenti.


Arkitetturi 3D

Biex inaqqsu d-daqs u l-konsum tal-enerġija tal-FPGAs, il-bejjiegħa bħal Tabula u Xilinx introduċew arkitetturi 3D jew f'munzelli. Wara l-introduzzjoni tal-FPGAs tagħha ta 'serje ta' 28 nm 7, Xilinx qal li bosta mill-partijiet ta 'l-ogħla densità f'dawk il-linji ta' prodotti FPGA ser ikunu mibnija bl-użu ta 'forom multipli f'pakkett wieħed, bl-użu ta' teknoloġija żviluppata għall-kostruzzjoni 3D u assemblaġġi f'munzelli.


L-approċċ ta ’Xilinx jpoġġi diversi FPGA attivi (tlieta jew erba’) imutu ħdejn xulxin fuq interposer tas-silikon - biċċa waħda ta ’silikon li ġġorr interkonnessjoni passiva. Il-kostruzzjoni multi-die tippermetti wkoll li partijiet differenti tal-FPGA jinħolqu b'teknoloġiji differenti tal-proċess, billi r-rekwiżiti tal-proċess huma differenti bejn id-drapp FPGA innifsu u l-veloċità għolja ħafna ta '28 Gbit / s transceivers tas-serje. FPGA mibnija b'dan il-mod tissejjaħ FPGA eteroġenja.


L-approċċ eteroġenju ta 'Altera jinvolvi l-użu ta' die monolitiku FPGA uniku u konnessjoni ta 'die / teknoloġiji oħra mal-FPGA bl-użu tat-teknoloġija inkorporata ta' Intel multi-die pont interkonnessjoni (EMIB).