Id-dar > Wirja > Il-kontenut

Qasam programmabbli gate array tad-disinn u l-ipprogrammar

Mar 11, 2019

Biex jiddefinixxu l-imġiba tal-FPGA, l-utent jipprovdi disinn f'ilsien ħardwer deskrizzjoni (HDL) jew bħala disinn skematiku. Il-forma ta ' HDL huwa l-aktar addattat biex jaħdmu ma ' strutturi kbar għax huwa possibbli li jiġu speċifikati l-livell għoli ta ' mġiba funzjonali aktar milli disinn kull biċċa bl-idejn. Madankollu, id-dħul skematiku jistgħu jippermettu viżwalizzazzjoni eħfef tad-disinn u l-moduli tal-komponent.


Bl-użu ta ' għodda ta ' l-awtomazzjoni disinn elettroniċi, a netlist tat-teknoloġija-mmappjati huwa ġġenerat. L-netlist jistgħu mbagħad ikunu adatti għall-arkitettura attwali FPGA bl-użu ta ' proċess imsejjaħ post-u-rotta, is-soltu mwettqa permezz tal-kumpanija FPGA proprjetarja tal-post u l-rotta software. L-utent għandu jivvalida il-mappa, riżultati post u rotta via timing metodoloġiji analiżi, simulazzjoni, u l-verifikazzjoni u validazzjoni oħra. Ladarba l-proċess tad-disinn u l-validazzjoni tkun kompluta, jintuża l-fajl tal-binarju ġenerat, tipikament bl-użu ta ' softwer proprjetarja tal-bejjiegħ tas-FPGA, (ri-) biex tikkonfigura l-FPGA. Dan il-fajl hu trasferit lill-FPGA/CPLD permezz tal-interface tas-serje (JTAG) jew lil tagħmir memorja esterna bħall-EEPROM.


L-HDLs aktar komuni huma VHDL u Verilog kif ukoll estensjonijiet bħal SystemVerilog. Madankollu, f'attentat biex jitnaqqsu l-komplessità ta ' l-iddisinjar fl-HDLs, li kienu ġew mqabbla ma ' l-ekwivalenti tal-lingwi ta ' l-Assemblea, hemm mossi biex jgħollu l-livell ta ' estrazzjoni permezz tal-introduzzjoni tal-lingwi alternattivi. Nazzjonali ta l-istrumenti LabVIEW grafika lingwa programmazzjoni (xi kultant jirreferu għaliha bħala "G") kien FPGA Żid fil f'modulu disponibbli għall-ħardwer FPGA fil-mira u l-programm.


Biex tissimplifika d-disinn ta ' sistemi kumplessi fil FPGAs, ma jeżistu l-libreriji ta ' funzjonijiet kumplessi definiti minn qabel u ċirkuwiti li ġew ittestjati u ottimizzat għal veloċità sal-proċess tad-disinn. Dawn iċ-ċirkwiti definiti minn qabel huma komunement msejħa qlub ta ' proprjetà intellettwali (IP), u huma disponibbli mill-bejjiegħa tal-FPGA u fornituri ta ' PI ta ' parti terza. Dawn huma rarament libera, u tipikament rilaxxat taħt liċenzi proprjetarji. Oħra ċirkwiti definiti minn qabel huma disponibbli mill-iżviluppatur Komunitajiet bħal OpenCores (tipikament rilaxxata taħt liċenzi sors ħielsa u miftuħa bħal-GPL, BSD jew liċenza simili), u sorsi oħra. Tali disinnji huma magħrufa bħala "is-sors miftuħ ħardwer."


Fi tnixxija tipiku tad-disinn, l-iżviluppatur applikazzjoni FPGA se jissimula d-disinn fi stadji multipli matul il-proċess tad-disinn. Fil-bidu l-RTL deskrizzjoni fl-VHDL jew Verilog huwa simulat billi joħolqu bankijiet li jissimulaw is-sistema u josservaw ir-riżultati. Imbagħad, wara li l-magna sintesi ma mmappjati id-disinn lill-netlist, l-netlist hija tradotta għal deskrizzjoni tal-livell fejn simulazzjoni tiġi ripetuta biex jikkonfermaw l-sintesi proċediet mingħajr żbalji. Fl-aħħarnett id-disinn huwa stabbiliti fl-FPGA fuq liema punt propagazzjoni dewmien jistgħu jiġu miżjuda u l-simulazzjoni jaħdem mill-ġdid ma ' dawn il-valuri tad-dahar-annotati fuq l-netlist.


Aktar reċentement, OpenCL (miftuħa Computing lingwa) qed jintuża minn Programmaturi li jieħdu vantaġġ ta ' l-effiċjenzi prestazzjoni u l-qawwa li jipprovdu FPGAs. OpenCL tippermetti Programmaturi biex jiżviluppaw kodiċi fl-C ipprogrammar funzjonijiet FPGA lingwa u fil-mira kif OpenCL il-qalba jibni OpenCL bl-użu. Għal aktar informazzjoni, ara l-livell għoli ta ' sintesi u C biex HDL.