Id-dar > Wirja > Il-kontenut

Kunċetti mikro-arkitettoniċi Cache

Mar 09, 2019

Kemm ftit qabel it-titjib fil-manifattura taċ-ċippa ppermetta li jitpoġġew saħansitra aktar ċirkwiti fuq il-mejtin, u d-disinjaturi bdew ifittxu modi kif jużawh. Wieħed mill-aktar komuni kien li jiżdied ammont dejjem jiżdied ta 'memorja ta' cache on-die. Cache hija sempliċement memorja mgħaġġla ħafna. Jista 'jkun hemm aċċess għaliha fi ftit ċikli għall-kuntrarju ta' ħafna meħtieġa biex "titkellem" mal-memorja prinċipali. Is-CPU jinkludi kontrollur tal-cache li jawtomatizza l-qari u l-kitba mill-cache. Jekk id-dejta hija diġà fil-cache hija sempliċement "tidher", filwaqt li jekk mhijiex il-proċessur huwa "waqaf" waqt li l-kontrollur tal-cache jaqraha.


Id-disinni ta ’l-RISC bdew iżidu l-cache f’nofs sa l-aħħar tas-snin tmenin, ħafna drabi b’kollox 4 KB biss b’kollox. Dan in-numru kiber maż-żmien, u CPUs tipiċi issa għandhom mill-inqas 512 KB, filwaqt li CPUs aktar b'saħħithom jiġu b'1 jew 2 jew saħansitra 4, 6, 8 jew 12 MB, organizzati f'livelli multipli ta 'ġerarkija tal-memorja. Ġeneralment, aktar cache tfisser iktar prestazzjoni, minħabba waqfien imnaqqas.


Il-ħażniet sigrieti u l-linji tal-pajpijiet kienu perfettament għal xulxin. Preċedentement, ma kienx jagħmel ħafna sens li jinbena pipeline li jista 'jaħdem aktar malajr mill-latency tal-aċċess tal-memorja off-chip. L-użu ta 'memorja ta' cache on-chip minflok, fisser li pipeline jista 'jaħdem fil-veloċità tal-latency tal-aċċess għall-cache, tul ta' żmien ħafna iżgħar. Dan ippermetta li l-frekwenzi operattivi tal-proċessuri jiżdiedu b'rata ħafna aktar mgħaġġla minn dik tal-memorja off-chip.