Id-dar > Wirja > Il-kontenut

Sistema fuq ċippa (SoCs) Verifika tad-disinn

Mar 08, 2019

Iċ-ċipep huma verifikati għall-korrettezza loġika qabel ma jintbagħtu lil funderija semikonduttur. Dan il-proċess jissejjaħ verifika funzjonali u jammonta għal porzjon sinifikanti tal-ħin u l-enerġija minfuqa fiċ-ċiklu tal-ħajja tad-disinn taċ-ċippa, ħafna drabi kkwotati bħala 70%. Bil-kumplessità dejjem tikber taċ-ċipep, qed jintużaw lingwi ta ’verifikazzjoni tal-ħardwer bħal SystemVerilog, SystemC, e, u OpenVera. Bugs misjuba fl-istadju tal-verifika huma rrapportati lid-disinjatur.


Tradizzjonalment, l-inġiniera użaw aċċellerazzjoni ta 'simulazzjoni, emulazzjoni jew prototipi fuq ħardwer riprogrammabbli biex jivverifikaw u jiddebugwaw ħardwer u software għal disinni SoC qabel il-finalizzazzjoni tad-disinn, magħruf bħala tape-out. Arja matriċi programmabbli fuq il-post (FPGAs) huma ffavoriti għal sistemi ta 'prototipi fuq ċippa minħabba li l-prototipi FPGA huma riprogrammabbli, jippermettu t-tħaffir u huma aktar flessibbli minn ċirkuwiti integrati speċifiċi għall-applikazzjoni (ASICs).


Bi kapaċità għolja u ħin ta 'kumpilazzjoni mgħaġġla, l-aċċellerazzjoni u l-emulazzjoni tas-simulazzjoni huma teknoloġiji b'saħħithom li jipprovdu viżibilità wiesgħa fis-sistemi. Iż-żewġ teknoloġiji, madankollu, joperaw bil-mod, fuq l-ordni ta 'MHz, li jista' jkun ferm aktar bil-mod - sa 100 darba aktar kajman - mill-frekwenza operattiva tas-SoC. Il-kaxxi ta ’l-aċċelerazzjoni u l-emulazzjoni huma wkoll kbar ħafna u jiswew ħafna aktar minn $ 1 miljun. [Ċitazzjoni meħtieġa]


Il-prototipi tal-FPGA, b'kuntrast, jużaw FPGAs direttament biex jippermettu lill-inġiniera jivvalidaw u jittestjaw fi, jew viċin, il-frekwenza operattiva sħiħa tas-sistema bi stimuli tad-dinja reali. Għodod bħal Certus jintużaw biex jiddaħħlu sondi fl-FPGA RTL li jagħmlu s-sinjali disponibbli għall-osservazzjoni. Dan jintuża biex jiddebugja interazzjonijiet ta 'ħardwer, fermwer u softwer f'diversi FPGAs b'kapaċitajiet simili għal analizzatur tal-loġika.


B'mod parallel, l-elementi tal-ħardwer huma raggruppati u mgħoddija minn proċess ta 'sinteżi tal-loġika, li matulu jiġu applikati restrizzjonijiet tal-prestazzjoni, bħal frekwenza operattiva u dewmien mistenni tas-sinjali. Dan jiġġenera ħruġ magħruf bħala lista netta li tiddeskrivi d-disinn bħala ċirkwit fiżiku u l-interkonnessjonijiet tiegħu. Dawn il-listi tan-net huma kkombinati mal-loġika tal-kolla li tgħaqqad il-komponenti biex tipproduċi d-deskrizzjoni skematika tas-SoC bħala ċirkwit li jista 'jiġi stampat fuq ċippa. Dan il-proċess huwa magħruf bħala post u rotta u jippreċedi tejp fil-każ li l-SoCs jiġu prodotti bħala ċirkuwiti integrati speċifiċi għall-applikazzjoni (ASIC).