Id-dar > Aħbarijiet > Il-kontenut

BT81X (815/6) Avvanzata EVE Grafika Interface RGB Parallel

May 09, 2019

L-interface parallel RGB huwa magħmul minn 29 sinjal - DISP, PCLK, VSYNC, HSYNC, DE, 8 sinjali kull wieħed għal R,
G u B.
Sett ta 'reġistri RGB jikkonfiguraw l-operazzjoni LCD u l-parametri tal-ħin.
REG_PCLK huwa d-diviżur tal-PCLK. Il-valur awtomatiku huwa 0, li jfisser li l-output tal-PCLK huwa diżattivat. Meta
REG_PCLK xejn 0 (1-1023), il-frekwenza PCLK tista 'tiġi kkalkulata bħala:
Frekwenza PCLK = Frekwenza tal-Arloġġ tas-Sistema / REG_PCLK
Il-frekwenza tal-arloġġ tas-sistema BT815 / 6 hija programmabbli. Uħud mill-frekwenzi PCLK possibbli li
L-irfid BT815 / 6 huma elenkati fit-Tabella 4-11.
image

REG_PCLK_POL jiddefinixxi l-polarità tal-arloġġ, b'0 għal tarf pożittiv tal-arloġġ attiv, u 1 għal arloġġ negattiv
tarf.
REG_CSPREAD jikkontrolla t-transizzjoni tas-sinjali RGB fir-rigward tat-tarf tal-arloġġ attiv PCLK. Meta
REG_CSPREAD = 0, R [7: 0], G [7: 0] u B [7: 0] is-sinjali jinbidlu wara t-tarf attiv tal-PCLK. Meta
REG_CSPREAD = 1, R [7: 0] jibdel arloġġ PCLK kmieni u B [7: 0] arloġġ PCLK aktar tard, li jgħin biex jitnaqqas
il-bidla tal-ħoss.
REG_DITHER jippermetti li l-kulur jitherra. Din l-għażla ttejjeb id-dehra ta 'nofs it-ton fuq id-displejs.
Internament, il-magna tal-grafika tikkalkula l-valuri tal-kulur bi preċiżjoni ta '8 bit; madankollu, il-kulur LCD
bi preċiżjoni aktar baxxa huwa biżżejjed.
REG_OUTBITS jagħti l-wisa 'tal-bit ta' kull kanal tal-kulur; in-nuqqas huwa 8/8/8 bits għal kull kulur R / G / B.
Valur aktar baxx ifisser inqas bits huma maħruġa għal kull kanal li jippermetti tidhering fuq LCD bi preċiżjoni aktar baxxa
wirjiet.
REG_SWIZZLE jikkontrolla l-arranġament tal-pinnijiet tal-kulur tal-ħruġ, biex jgħin lir-rotta tal-PCB LCD differenti
arranġamenti tal-panel. Il-bit 0 tar-reġistru jikkawża l-ordni tal-bits f'kull kanal tal-kulur li tinqaleb.
Bits 1-3 jikkontrollaw l-ordni RGB. L-issettjar tal-Bit 1 jikkawża li l-kanali R u B jiġu skambjati. Iffissar Bit 3 jippermetti
rotazzjoni li għandha tiġi pprattikata. Jekk il-Bit 3 huwa ssettjat, allura (R, G, B) jiddawwar il-lemin jekk il-bit 2 huwa wieħed, jew jitħalla jekk il-bit 2 huwa żero.

image

image

REG_HCYCLE, REG_HSIZE, REG_HOFFSET, REG_HSYNC0 u REG_HSYNC1 jiddefinixxu l-LCD orizzontali
ħinijiet. Kull reġistru għandu 12-il bit biex jippermetti firxa programmabbli ta '0-4095 ċiklu PCLK. REG_VCYCLE,
REG_VSIZE, REG_VOFFSET, REG_VSYNC0 u REG_VSYNC1 jiddefinixxu l-ħinijiet vertikali tal-LCD. Kull wieħed
Ir-reġistru għandu 12-il bit biex jippermetti firxa programmabbli ta ’0-4095 linji.

image

image

image