Id-dar > Aħbarijiet > Il-kontenut

LCD Touch Screen Controller

Dec 13, 2017

Il-kontrollur tat-touch screen LCD jinkludi modulu ta 'interface tad-data, modulu tal-memorja (FSMC_Ctrl (SDRAM_Ctrl), modulu tal-kristalli likwidi (TFT_Ctrl) u modulu ta' kontroll touch (TOUCH_Ctrl).

2.png

Proċess ta 'tħaddim tal-kontrollur tal-LCD touch screen: mikroproċessur (STM32F407) permezz tal-bus FSMC biex tibgħat data lill-FPGA, il-modulu FSMC_Ctrl biex jirċievi data, il-modulu tal-kontroll tal-ħin SDRAM_Ctrl jikteb memorja SDRAM, il-kontroll tal-ħin tal-modulu TFT_Ctrl minn SDRAM biex jaqra d-dejta wiri fil-ħin reali. Il-modulu TOUCH_Ctrl isuq il-ċippa tal-kontroll tal-mess ADS7843 u jibgħat il-koordinati miġbura lejn il-modulu FSMC_Ctrl biex jistenna li ARM taqraha regolarment.


1. Modulu ta 'interazzjoni tad-dejta

Il-modulu tal-iskambju tad-dejta huwa ċ-ċavetta biex tkun realizzata t-trażmissjoni tad-data bidirezzjonali, ix-xarabank tal-FSMC inkluż iċ-ċippa tas-CS u s-sinjal li jagħżel u tikteb is-sinjal WR, aqra s-sinjal tal-operat RD, l-indirizz AB AB 25: 0 (modalità multiplexing), bus DB 15: Sinjal ta 'kontroll ta' multiplexing address / data NADV (bl-użu ta 'linja ta' indirizz multiplexed). Fost dawn, is-sinjal tas-sinjal taċ-ċippa CS, l-operazzjonijiet ta 'qari u kitba tas-sinjal ta' sinjal WR sinjal normalment ikun effettiv b'qawwa baxxa. Meta tikteb sinjal ta 'operazzjoni WR għal enerġija baxxa, ARM jibgħat l-indirizz tal-kristall likwidu u d-data lil DB bus, l-indirizz tal-qafla fuq ix-xifer li qiegħed jogħla tas-sinjal NADV, u d-data korrispondenti fuq ix-xifer li qed jogħla tas-sinjal WR, li jidher fuq il- LCD wara l-cache SDRAM. Meta s-sinjal ta 'operazzjoni ta' qari RD huwa baxx, l-FPGA jibgħat il-koordinati tal-kuntatt man-xarabank DB. ARM jirrealizza l-operazzjoni touch skont il-valur tal-koordinat tar-reġistru tal-ispazju tal-indirizz tal-mapping, u d-dijagramma tas-sekwenza tax-xogħol tal-bus tal-FSMC tidher fid-Dijagramma 3.

3.png


2. Modulu tal-wiri tal-kristalli likwidi

Skont il-prinċipju tal-wirja tal-iskrin tal-kristalli likwidi, is-sinjal ikkontrollat minn dan il-modulu jinkludi prinċipalment sinjal tal-arloġġ tal-pixel, sinjal sinkroniku ta 'linja / qasam u jippermetti sinjal. Skond ir-rekwiżit taż-żmien tal-wiri LCD, il-ħin ta 'kontroll tal-LCD huwa mfassal minn FPGA, u l-kontroll tas-sinjal tal-linja, sinjal tal-qafas u sinjal moħbi jiġi realizzat.

Fost dawn, is-sekwenza tal-ħin tal-iskannjar tal-qafas hija bbażata fuq HSYNC bħala l-arloġġ ta 'referenza, HSYNC jintuża bħala s-sinjal tal-line scanning, u VSYNC huwa sinjal ta' sinkronizzazzjoni tal-qafas, u l-livell baxx huwa effettiv. Kull frejm jiġi skannjat, iż-żona effettiva tat-tarf ta 'quddiem tas-sinjal VSYNC hija spalla għall-imblukkar tal-qafas (VBPD + 1), hemm sinjal VSYNC effettiv qabel ma jkun hemm għoli livell (VSPW + 1), qal is-sinjal tal-wisa 'tal-polz tas-sinkronizzazzjoni tal-qafas. Fost dawn, VBPD, VFPD, u VSPW huma bbażati fuq l-arloġġ ta 'referenza HSYNC. Bl-istess mod, għal kull ringiela ta 'sinjali ta' skannjar, hemm ukoll ispallejn moħbija lura (HBPD + 1), spalla ta 'quddiem moħbija (HFPD + 1), wajer tal-polz tas-sinjal sinkroniku ta' ringiela (HSPW + 1), u arloġġ ta 'pixel VCLK bħala unità. Għal skrins LCD b'riżoluzzjoni differenti, iż-żmien tal-wiri huwa differenti minn dak tal-ispalla ta 'quddiem, l-ispalla moħbija u l-wisa' tal-polz tas-sinjal. Is-sewwieq tal-wiri jista 'jaqleb l-iskrins LCD differenti biss billi jibdel dawn il-parametri.

Sabiex tagħmel is-sewwieq tal-wiri tal-LCD screen għal varjetà ta 'riżoluzzjoni differenti, fil-lingwa tal-hardware Verilog FPGA bi pre VCLK, VBPD, VFPD, VSPW, HBPD, HFPD, parametri HSPW ta' skrin LCD differenti, bħala l-parametri ta 'kontroll ta' skrin LCD. Fl-applikazzjoni, għandna bżonn biss li nibdlu l-indirizz tar-reġistru tal-mappa bit-kontroll biex nifhmu l-konfigurazzjoni tal-parametri, li hija adattata għal skrins LCD differenti u ttejjeb il-portabilità tal-kontrollur. Id-dijagramma tas-sekwenza tal-ħin tal-wiri tal-kristalli likwidi tidher fil-Figura 4.

4.png

3. Modulu tal-Memorja

Il-modulu tal-memorja jinkludi l-modulu ta 'preprocessar tad-data, il-kontrollur SDRAM u l-modulu tal-cache, prinċipalment biex itemm il-ħażna tad-dejta tal-input u aqra d-data tal-wiri. L-istruttura tal-modulu tal-memorja murija fil-figura 5.

5.png

4. Modulu ta 'preprocessar tad-dejta

Il-modulu ta 'preprocessar tad-data prinċipalment jinkludi l-integrazzjoni u l-ħażna fil-caching tad-dejta. Minħabba li r-rata tat-trażmissjoni tad-dejta ta 'bus tal-FSMC hija ħafna iktar baxxa mill-frekwenza tax-xogħol ta' SDRAM, sabiex tiġi solvuta r-rata ta 'nuqqas ta' qbil bejniethom, id-dejta tinżamm fil-cache qabel ma tinkiteb data lil SDRAM biex jiġi evitat telf ta 'dejta.

Sabiex tkun żgurata l-korrispondenza bejn id-data tal-wiri u l-indirizz, evitata l-iżball tal-wiri, l-indirizz u l-informazzjoni tad-dejta murija permezz ta 'spplikar, tagħqid wara li d-dejta tinkiteb f'FIFO buffer (l-ewwel fl-ewwel out, FIFO) għal SDRAM.


5. Modulu tal-cache

Il-modulu tal-cache jinkludi żewġ memorja ta 'aċċess każwali (memorja ta' aċċess każwali, RAM), li l-funzjoni ewlenija tagħha hija li tikseb data kontinwa ta 'tħaddim ping-pong b'żewġ RAM, il-prinċipju tal-operat ping-pong kif muri f'Figura 6.

6.png

Sabiex tirrealizza l-wiri kontinwu tad-data tal-ħruġ, fil-fond ta 'żewġ sejħiet interni SDRAM ta' FPGA għal 2048, wisa '16 RAM, permezz tal-unità ta' għażla tal-fluss tad-data input u " , wara RAM cache l-fluss tad-dejta kontinwament mibgħut lill-unità ta 'proċessar tal-fluss tad-data "ipproċessar.

Id-data ta 'kull frejm fil-proċess tal-wiri, fis-sinjal tas-sinjal bejn l-ewwel u t-tnejn qabel il-wasla ta' sinjal sinkroniku waqt il-qari minn qabel tad-dejta fl-SDRAM, RAM1 u RAM2 biex tikteb id-dejta minn qabel, tidħol tista 'taqra b'suċċess il-wiri tad-dejta RAM1 mimlija immedjatament mill-pre SDRAM taqra d-dejta tal-linja li jmiss f'RAM1.

Fit-tieni sinjal DE jippermetti r-reġjuni, RAM2 tinqara u tintwera, u l-proċess huwa l-istess bħal RAM1. Min-naħa tagħhom, RAM1 u RAM2 jinqraw u jinkitbu b'mod alternattiv biex ilestu l-produzzjoni kontinwa tad-dejta.


6. kontrollur sdram

Minħabba li l-wiri LCD jirrikjedi produzzjoni ta 'data kontinwa u ma teżisti l-ebda interruzzjoni matul kull sinjal li jippermetti, allura għandna bżonn niddefinixxu l-operazzjoni ta' SDRAM bħala l-ogħla prijorità. Fil-kontroll sħiħ tas-SDRAM, għandna niffukaw fuq il-kontroll tal-qari tad-data.

Il-kontrollur SDRAM prinċipalment jikkontrolla l-operazzjonijiet ta 'inizjalizzazzjoni, aġġornament, taqra u kitba ta' SDRAM, u l-kontroll ta 'qari u kitba ta' SDRAM huwa l-qalba ta 'dan il-modulu. Hija ċ-ċavetta biex titjieb ir-rata ta 'aġġornament tad-data u jitnaqqas il-piż tal-ipproċessar tad-data ARM.

Għalhekk, id-disinn tal-kontrollur SDRAM huwa prinċipalment immirat biex itejjeb ir-rata ta 'aġġornament tad-dejta u jnaqqas iż-żewġ aspetti tal-piż tal-ipproċessar tad-data ARM.


Sabiex tittejjeb ir-rata tal-aġġornament tad-dejta, il-metodu ta 'qsim tal-ħin tal-qari u l-kitba jiġi adottat biex isir użu sħiħ mill-ħin idle pprovdut mill-buffer tad-dejta. Jitwaqqaf kontro waqt l-operazzjoni tal-qari ta 'SDRAM. Il-valur massimu tal-kontro huwa M (M huwa l-pixel tal-fila ta 'kristalli likwidi differenti), sabiex id-data effettiva tista' tinkiteb RAM sabiex taqra b'mod konvenjenti.

Min-naħa waħda, aqra l-modalità ta 'qari fqigħ tintuża fil-proċess ta' tħaddim f'SDRAM, kull sett ta 'dejta jaqra 256 għal darb'oħra stennija għal-qari li jmiss, sakemm tinqara data valida; min-naħa l-oħra, skont l-operazzjoni ping-pong imwaqqaf kontro separat, il-valur massimu huwa Y / 2 (Y għal pixels differenti LCD), kull wieħed ikkompleta 1 ping-pong counter operat plus 1, akkumulat sa l- li tintwera skrin tad-data, SDRAM tistenna sakemm il-qafas li jmiss biex juri d-data.

Fil-kontrollur tal-kontroll ta 'żewġ intervalli ta' stennija biex jirkupra data bus SDRAM, ikteb tħaddim ta 'SDRAM, iqassar il-ħin ta' stennija għal tħaddim ta 'tħassir SDRAM, operazzjoni ta' kitba permezz ta 'mod ta' tħassir fqigħ, kull fqigħ 1 jikteb 8 dejta, effettivament ittaffi l- FSCM b'veloċità għolja u ma tistax tiddaħħal id-data meta tiffranka l-bandwidth ta 'SDRAM, ittejjeb ir-rata ta' aġġornament tad-dejta.

Ħin ta 'tħaddim fiss ta' aġġornament (N huwa aġġustat skont ir-riżoluzzjoni tal-kristalli likwidi) fl-ewwel perjodu ta 'N ringiela ta' kull dejta tal-qafas, li jiżgura li l-Bank kollu f'SDRAM jista 'jiġi aġġornat fi 64ms, sabiex jiġi evitat kunflitt bejn operazzjoni ta' u tikteb l-operazzjoni.


Sabiex tittejjeb ir-rata ta 'aġġornament tal-wirja, jitnaqqas il-piż tal-ipproċessar tad-dejta tal-kristalli likwidi ARM, se jkun skont l-ispazju tal-buffer tal-indirizz tal-memorja tal-Bank, huwa maqsum f'4 saffi, kull saff għandu 2MB, kontrollur SDRAM permezz ta' multi SDRAM multi buffer operation biex jinkiseb id-disinn ta 'l-aċċeleratur tal-ħardwer, il-prinċipju tax-xogħol tiegħu kif muri fil-Figura 7.

7.png

L-aċċeleratur jirrealizza kontroll tal-loġika apposta permezz ta 'struzzjonijiet personalizzati u tabelli ta' tfittxija, u jwettaq diversi operazzjonijiet ta 'FPGA fuq data, bħal pereżempju funzjonijiet ta' tħaddim matematiku kumplessi, trasferiment ta 'data minn post għall-ieħor u jwettqu l-istess operazzjoni ħafna drabi.

Fil-proċess tal-wiri tal-kristalli likwidi, minn naħa waħda, SDRAM se jinqasam f'4 livelli, Bank1 bħala l-qiegħ, min-naħa Bank2, Bank3, Bank4, permezz tal-operazzjoni multi, ma jistax ibiddel il-premessa sottostanti tal-wiri, buffer zone permezz tal-ewwel istruzzjoni indirizz biex taġġorna reġjun mingħajr data ARM biex tibgħat id-dejta;

Min-naħa l-oħra, SDRAM huwa maqsum f'4 buffers. Billi tibgħat istruzzjonijiet personalizzati, nużaw tabella ta 'tfittxija biex twettaq operazzjonijiet matematiċi fuq data differenti tal-area buffer, u tirrealizza wirja trasparenti u funzjonijiet oħra.

Kif taħżen id-dejta qabel il-qafas tal-wiri fil-Bank1, tinħażen id-data tal-qafas li għandha tintwera f'Bank2 u Bank3, li turi t-tmiem tal-aħħar dejta tal-qafas, li turi d-dejta tal-qafas li jmiss direttament permezz tal-istruzzjoni, li tiżgura l-integrità tad- l-effett viżwali tal-LCD. Permezz ta 'tħaddim b'ħafna saffi u multi buffer, parti mill-ipproċessar tad-dejta hija allokata lill-FPGA għall-ipproċessar parallel biex jitnaqqas il-piż tal-ipproċessar tad-dejta ARM. Meta mqabbel mal-modalità ta 'l-ipproċessar tas-serje ta' l-ARM, tista 'ttejjeb ir-rata ta'